낸드 플래시 메모리는 1984년 일본 도시바(Toshiba)에서 Fujio Masuoka 박사가 처음으로 개발하였으며, 플래시 메모리의 용량이 1.5년에 2배씩 증가한다는 무어 (Moore)의 법칙을 충실히 따라가면서 급속한 미세화를 진행해왔다. 낸드 플래시 메모리는 기존의 휘발성 메모리인 dynamic random access memory (DRAM) 등과 다르게, 비휘발성 메모리이다. 그림1과 같이 낸드 플래시 메모리는 control gate (CG) 에 높은 전압을 인가하여, Fowler-Nordheim (FN) tunneling 효과를 이용함으로써 tunnel 산화막(SiO2 또는 oxide)을 통해 전자를 floating gate (FG) 에 삽입하거나 추출하는 방식으로 정보(bit)를 쓰고 지우게 된다. 과거에는 FG에 폴리실리콘 (polycrystalline-Silicon) 물질을 이용하였지만, 현재는 더욱 크기를 작게 차지하는 실리콘질화막 (SiN 또는 nitride)을 이용한 절연체 구조인 SONOS (Silicon-Oxide-Nitride-Oxide-Silicon)를 낸드 플래시 메모리에 많이 적용하고 있다. 폴리실리콘 물질인 FG와 달리, 실리콘질화막은 절연체로써 전자의 저장 특성이 뛰어나 오랜 시간 동안 전자를 저장할 수 있으며, 정보를 장시간 기억하는 retention이 특성이 뛰어나다. 그리고 FG 두께보다 작은 두께로도 많은 양의 전자를 저장할 수 있어, 반도체 크기를 줄이는데 큰 장점을 가지고 있다.
 
왜 3차원 수직 구조의 낸드 플래시 메모리가 필요한가?
수십 년간 메모리의 용량 증가를 위한 다양한 기술들이 개발되어왔다. 예를 들어, 미세 공정 기술 개발을 통한 기본 소자구조의 크기 감소, 기본 소자의 FG에 전자를 집어넣는 방법을 조절하여, 많은 정보를 저장할 수 있는 기술인 multi-level-cell (MLC) 등이 있다. 하지만 이러한 방식을 모두 활용하여도 매년 메모리 집적도의 증가를 위해서는 소자 크기의 감소는 기술세대(technology generation)마다 지속해서 가속화되고 있다. 하지만 여러 반도체 미세 공정 중에서 필수 공정인 포토 공정(photolithography)과 식각 공정(etching) 기술의 한계로 인하여, 반도체 미세화도 한계점에 부딪히게 된다. 이러한 문제를 극복하기 위하여, 삼성전자와 SK하이닉스, Toshiba 와 같은 주요 반도체 메모리 회사들이 개발하고 있는 소자가 3차원 수직 구조의 낸드 플래시 메모리이다. 회사마다 개발하고 있는 3차원 수직 구조는 조금씩 차이가 있지만, 일반적인 개념은 그림2와 같이, 전원주택처럼 가로로 늘어져 있는 것을 아파트와 같이 수직으로 메모리 소자를 쌓는 방식이다. 때문에 메모리의 집적도를 바닥면적에 구애받지 않고 향상할 수 있고, 웨이퍼 한장에서 기존 소자구조를 만들 때에 비해, 더욱 더 많은 수의 낸드 플래시 메모리를 생산할 수 있어 비용절감의 효과가 매우 크다.

3차원 수직 구조의 낸드 플래시 메모리의 도전과제 및 미래
3차원 수직 구조 형태의 구조체를 만들기 위해서, 반도체에서 전자 통로에 해당하는 채널을 폴리실리콘 물질을 사용하여 쌓게 된다(그림 2 참조). 폴리 실리콘은 전체적으로 실리콘 물질과 유사한 특성을 보이지만, 고유 실리콘 물질과 다르게 폴리실리콘 내부에는 서로 다른 실리콘 격자 배열이 경계를 이루어 존재한다. 이러한 격자들 사이의 경계를 결정경계(grain boundary)라고 하며, 이들 경계에는 그 주변을 지나가는 전자를 포획하는 많은 트랩(trap)들이 존재하고 있어서 메모리 소자의 일반적인 전기적 특성을 저하하는 부작용을 일으키게 된다. 첫 번째 도전과제는 결정경계에 있는 트랩의 전기적 특성을 잘 이해하고 제어하는 것이다. 결정경계에 존재하는 트랩에 의해 자유 전자가 포획되고, 이러한 포획된 전자들에 의해 형성된 장벽 전압(potential barrier)이 다시 주변의 전자 흐름을 방해하여 결과적으로 메모리 소자의 전기적 특성 및 신뢰성(수명)이 악화된다. 높은 고층 형태의 3차원 수직 구조로 가기 위해서는 반드시 이러한 무분별한 결정경계의 수를 줄이는 것뿐만 아니라 결정경계 내에 존재하는 트랩밀도(trap density)를 최소화시키는 기술이 필수적이다. 두 번째 도전과제는 적층 구조에서 오는 신뢰성(reliability) 문제이다. 그림2에서와같이 3차원 낸드 플래시는 아래서부터 위에까지 절연체 물질들이 모두 연결이 되어 공정이 되는 구조이다. 하지만 그림3을 보면, 낸드 플래시 메모리에서 전자를 저장하는 공간인 실리콘질화막 절연물질이 서로 연결된 구조(connected strucutre)와 그렇지 않은 구조(separated structure)의 메모리 소자를 온도 실험(baking test)을 진행해보면, separated 구조의 메모리 소자가 훨씬 더 온도에 따른 문턱 전압 (Vth) 변화율을 작다고 발표되고 있다. 이는 3차원 낸드 플래시 메모리는 고온에서 동작하게 될 경우, 전자가 자유롭게 절연체 내부에서 이동할 수 있게 되어, 초기에 저장되어 전자 개수와 다르게 되어 bit값에 에러가 발생할 확률이 매우 커지게 됨을 의미한다.
이상으로 3차원 수직 구조의 낸드 플래시 메모리에 대해 간략히 알아보았다. 차세대 메모리 구조로서 해결하기 쉽지 않은 다양한 문제들이 제기되고 있으며, 이를 해결하기 위해서 세계 주요 반도체 회사들은 불철주야 노력을 기울이고 있다. 반도체 산업은 우리나라의 수출산업 중 자동차와 더불어 국가경제를 이끄는 쌍두마차의 하나이다. 최근 중국의 반도체 진출이 가시화되면서 국내 반도체 산업계의 위기감이 증폭되고 있지만, 과거에서부터 지금까지 해왔듯이 슬기롭게 돌파할 수 있을 것이며, 이는 높은 수준의 기술적 이해를 바탕으로 전자, 화학, 물리, 화공, 소재 등 관련 학문 공학자들이 서로 긴밀히 협력하여 노력함으로써 가능하다.